دسته: مقالات ترجمه شده isi
بازدید: 194 بار
فرمت فایل: doc
حجم فایل: 68 کیلوبایت
تعداد صفحات فایل: 6
Patterson_Hennessy_Computer_Architecture._A_Quantitative_Approach_Fourth_Edition
A29 تا A24 از ضمیمه اول
کار کامپایلر ساختن دستورات معتبر و پر استفاده جانشین است. یکی از بهینه سازی ها مورد استفاده هستند. در شکل A.14 سه راه که این تاخیر انشعاب می تواند برنامه ریزی کند را نشان می دهد.
محدودیتها در زمانبندی انشعاب به تاخیر افتاده ناشی می شود از (1) محدودیتها در دستورالعمل ها آنهایی که برنامه ریزی شده اند در اسلات های تاخیر و (2) توانایی ما در پیشگویی در کامپایل زمان خواه یک انشعاب احتمالا taken یا not taken است. برای بهبودی توانایی از کامپایلر برای پرکردن اسلات های تاخیر انشعاب ، بیشتر پردازنده ها یی با انشعاب های شرطی یک لغو کردن یا بی اثر کردن انشعاب دارند معرفی میشود. در یک انشعاب لغو شونده ، دستورالعمل شامل جهت آن انشعابی بود که پیش بینی شده بود. زمانی که رفتار انشعاب پیش بینی شد، دستورالعمل در اسلات تاخیر انشعاب بسادگی اجرا شد بطوری که درحالت عادی تمایل داشت با یک انشعاب به تاخیر افتاده باشد. زمانی که انشعاب به غلظ پیش بینی شد، دستورالعمل در اسلات تاخیر انشعاب بسادگی تبدیل به no-op میگردد.
کارایی طرح انشعاب
چه چیز در کارایی هر کدام از این طرح ها موثر است ؟ تسریع پایپ لاین موثر با جرایم انشعاب، فرض اینکه CPI ایده ال 1 است، هست
زیرا در زیرین:
سیکل های مانع پایپ لاین از انشعاب ها = فرکانس انشعاب X جریمه انشعاب
بدست می آوریم
مثال: برای یک پایپ لاین عمیق تر، همچون در MIPS R4000، این لااقل سه مرحله پایپ لاین قبل از اینکه آدرس هدف انشعاب شناخته شود و یک سیکل قبل از وضعیت انشعاب ارزیابی شده افزوده گردد ، می گیرد، بفرض هیچ مانعی روی ثبات ها در مقایسه شرطی وجود ندارد.یک تاخیر سه مرحله ای منجر به جرایم انشعاب برای سه تا از ساده ترین طرح های پیشگویی در شکل A.15 میشود.
تاثیر افزایش برای بوجود آوردن CPI از انشعاب ها برای این پایپ لاین را پیدا کنید، فرکانس های ذیل را در نظر بگیرید: